低消費電力用途を目的とした極浅接合を有する65nmノードCMOSプロセス(<特集>IEDM特集:先端CMOSデバイス・プロセス技術)

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概要

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• Flash lamp annealing increases the drivability of the pFETs with the shallow extension fabricated by SPE growth without deteriorating Vth roll-off. A high switching speed suitable for 65nm-node LOP has been obtained at the gate length of 35nm by using SPE+FLA activation process.

• 社団法人電子情報通信学会の論文
• 2004-01-09

著者

• 有門 経敏

  半導体先端テクノロジーズ(Selete)

• 大塚 文雄

  (株)半導体先端テクノロジーズ(Selete)

• 泉 直希

  半導体先端テクノロジーズ(selete)第一研究部

• 佐々木 隆興

  半導体先端テクノロジーズ(selete)第一研究部

• 大塚 文雄

  半導体先端テクノロジーズ(Selete)

• 峰地 輝

  半導体先端テクノロジーズ(Selete)

• 安平 光雄

  半導体先端テクノロジーズ(Selete)

• 小崎 浩司

  半導体先端テクノロジーズ(Selete)第一研究部

• 中川 義和

  半導体先端テクノロジーズ(Selete)第一研究部

• 安平 光雄

  半導体先端テクノロジーズ(selete)第一研究部

• 峰地 輝

  半導体先端テクノロジーズ(selete)第一研究部

• 佐々木 隆興

  半導体先端テクノロジーズ(Selete)

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