データ線共有方式による差動インターフェースの転送効率改善 (<特集>「VLSI一般」)
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概要
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ここでは、差動インターフェースにおいてピンあたりの転送レートを倍にする技術について述べる。この技術では、複数ある差動インターフェースにおいて、送信側LSI, 受信側LSI間を結ぶデータ線をとなりのデータ線と共有することで、データ線をほぼ半減することができ、ピンあたりの転送レートをほぼ倍にすることができる。受信側の回路はコンパレータ2つとデコーダによって構成され、受信端における信号レベルをディジタルデータに変換する。CMOS技術により実装され、1.1Gbps/binの転送レートを達成した。
- 社団法人電子情報通信学会の論文
- 2001-05-17
著者
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羽鳥 文敏
株式会社東芝研究開発センター
-
畝川 康夫
株式会社東芝
-
畝川 康夫
株式会社東芝セミコンダクター社システムlsi開発センター
-
羽鳥 文敏
株式会社東芝soc研究開発センター
-
香西 昌平
株式会社東芝soc研究開発センター
-
香西 昌平
東芝SoC研究開発センター
-
香西 昌平
株式会社東芝
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