パストランジスタ回路の検討 : 高速加減算器への適用

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概要

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パストランジスタ回路の基本特性を簡単なショックレーモデルを用いて解析した。その結果、ゲート電位に加えてソース電位も信号によって変化するパストランジスタ回路は、入力信号波形スロープの劣化に対し、CMOS回路よりも大きな遅延時間の増大を生じることが分かった。このことをSPICEシミュレーションにより確認したところ、解析結果と良い一致をみた。更には、パストランジスタのソース電極に印加される信号のインピーダンスによってトランジスタの動作速度が変化することをSPICE並びに実測にて確認した。以上のような結果を用いて加減算器用の4ビットCLA回路を構成したところ、従来の回路に比べて29%高速な回路が得られた。
社団法人電子情報通信学会の論文
1994-10-21

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