非同期回路を用いた高速除算/平方根演算器の設計 (非同期式回路/システム設計論文小特集)

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概要

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SRTアルゴリズムによる除算および平方根演算では, 少ないビット数分の商デジット演算回路を繰り返し用いることでハードウェア量の低減を図っている. 同期回路においては, この繰返しはラッチおよびクロックを用いて実現されるが, 非同期回路を用いることでラッチによる時間ロスを排除できることが, 除算に関して報告されている. 本論文では, 除算に加えて, 平方根演算をできるだけ少ないハードウェア量にて高速に実現できるアルゴリズムを提案すると同時に非同期回路による設計について述べ, 同期回路設計に対する得失について論じる. また, ゲート長0.3μmのCMOSプロセスを想定した回路シミュレーションの結果, 浮動小数点倍精度演算に相当する55ビットの演算時間が除算/平方根演算共に3Ons以下という結果が得られている.
社団法人電子情報通信学会の論文
1997-03-25

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