500MHz 1ステージ32-bit ALU及びオンチップテスト回路 : パストランジスタマルチプレクサの最適化

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概要

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• 0.3μmCMOS3層配線プロセスを用いて、500MHz動作の32bitALUの開発を行った。加算器及びバレルシフタに多用するパストランジスタのセレクタの最適化を行い、ALUの最大遅延を1.56nsとした。また、BIST(Built-In Self Test)回路を実装することで、500MHzの高速かつ多様な機能テスト環境を実現した。ALUのサイズは1mm×0.38mmとなった。

• 社団法人電子情報通信学会の論文
• 1995-07-27

著者

• 吉田 尊

  (株)東芝研究開発センターマイクロエレクトロニクス技術研究所

• 吉田 晋一

  (株)東芝研究開発センターマイクロエレクトロニクス技術研究所

• 松原 玄宗

  (株)東芝研究開発センターマイクロエレクトロニクス技術研究所

• 鈴木 清吾

  (株)東芝システムLSI技術研究所

• 吉田 尊

  東芝ULSI研究所

• 松原 玄宗

  東芝ULSI研究所

• 吉岡 晋一

  東芝ULSI研究所

• 田胡 治之

  東芝半導体デバイス技術研究所

• 鈴木 清吾

  東芝ULSI研究所

• 後藤 宣之

  東芝ULSI研究所

• 田胡 治之

  株式会社東芝研究開発センター

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