統計的静的遅延解析手法における相関の取り扱いについて(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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回路の微細化に伴い,製造ばらつきの影響による回路特性のばらつきが増大し,所望の回路を高い歩留まりで製造するため,ばらつきを考慮した設計を行う必要が生じている.そのような手法の一つに,組み合わせ回路の最大遅延のばらつきを求める統計的静的遅延解析手法があるが,このような統計的手法においては,その精度を高めるため,種々の相関を考慮しなければならない.本文では,同一ネット内の配線遅延の相関係数を導出する手法を提案すると共に,この相関の他に,同一ゲート内のトランジスタのスイッチング遅延の相関およびチップ間ばらつき要因による相関について考察し,最大遅延ばらつきに対するこれらの相関の影響を調べる.
- 2003-02-27
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