3bit compactionと冗長2進を用いたFPGA向き乗算器
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概要
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FPGA向きの冗長2進を内部表現に用いた2進乗算アルゴリズムを提案する。本稿では、乗数を3bitずつひとまとめにして中間積を求める3bit compactionという手法を提案する。また、one-minus-oneというエンコーディングによって冗長2進を表現している。特に、回路の規模よりも段数を小さくすることに注目した。その結果、24bit乗算器が4-LUTで14段で、16bit乗算器が4-LUTで12段で実現できた。
- 社団法人電子情報通信学会の論文
- 2000-01-11
著者
-
金澤 正憲
京都大学学術情報メディアセンター
-
安岡 孝一
京都大学人文科学研究所附属東アジア人文情報学研究センター
-
金澤 正憲
京都大学大型計算機センター
-
安岡 孝一
京都大学大型計算機センター
-
三尾母 貴弘
京都大学大学院情報学研究科システム科学専攻
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