待機時、動作時電圧レベルを適応的に可変する電圧レベル変換(SVL)回路を適用した高速・低電力SRAMの設計・試作・評価(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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待機時消費電力(P_<ST>)を大幅に削減でき、アクセス時間(t_a)を維持できる1 Kb SRAMを0.18-μm CMOS技術を用いて設計、試作し、その特性を評価した.本SRAMには、携帯機器向けLSI等のP_<ST>を低減するために開発した小形の電圧レベル変換(SVL)回路が搭載されている.P_<ST>および動作時消費電力(P_<AT>)の実測結果はSPICE解析結果とよく一致していた.SVL回路を搭載した本SRAMのP_<ST>は、電源電圧(V_<DD>)が1.8Vの時、65.7 nWであった.これはSVL回路を搭載しない従来形SRAMのP_<ST>(321.0 nW)の約1/5である.一方、本SRAMのP_<AT>は、V_<DD>が1.8 V、クロック周波数が100 MHz の時、624.2μWで、従来形SRAMのP_<AT>(653.0μW)の95%であった.また、本SRAMのt_a(553 p秒)は従来形SRAMのt_aの僅か2.6%増であった.
- 社団法人電子情報通信学会の論文
- 2004-03-04
著者
-
榎本 忠儀
中央大学大学院理工学研究科情報工学専攻
-
樋口 雄貴
中央大学 大学院 理工学研究科 情報工学専攻
-
榎本 忠儀
中央大学理工学部 情報工学科
-
岡 佳憲
中央大学大学院理工学研究科情報工学専攻
-
樋口 雄貴
中央大学大学院理工学研究科情報工学専攻
-
榎本 忠儀
中央大学大学院理学部研究科情報工学専攻
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