1桁3ビット型冗長2進加算器とその乗算器への応用
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概要
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本論文では, 1桁の表現を2ビットと3ビットを混合させた新たな冗長2進加算器の構成法を提案する.これは, 加算結果が1または-1となる組合せを高速に検出するために, 入出力に対して3ビット表現を用いる.そして, 3ビット表現によるハードウェア量の増加を抑えるために, 中間和および中間桁上げに対して2ビット表現を組み合わせる.そして, 論理式からゲート数および遅延時間の算出を行う.さらに, VLSI設計システムPARTHENONを用いてVLSI評価を行う.その結果, 従来の構成法に対し, ハードウェア量を抑えつつしかもより高速な加算器が実現できることを明らかにする.また, 本加算器の応用として, 乗算器に適用してその性能評価を行う.これによって, 本構成法の有効性を示す.
- 社団法人電子情報通信学会の論文
- 1998-06-26
著者
-
齋藤 正人
新潟大院
-
恒川 佳隆
岩手大学工学部
-
三浦 守
岩手大学工学部
-
三浦 守
岩手大学
-
齊藤 正人
岩手大学工学部
-
日野杉 充希
岩手大学工学部
-
虻川 勝己
岩手大
-
虻川 勝己
岩手大学工学部情報工学科
-
日野杉 充希
岩手大学
-
恒川 佳隆
岩手大学大学院工学研究科
-
恒川 佳隆
岩手大学工学
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