Verilog HDLによるRSFQ論理回路のタイミング設計手法の検討
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概要
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高速単一磁束量子(RSFQ)論理回路の大規模集積化に際し、論理レベル回路シミュレーションが強く望まれている。しかしながら、利得の小さいRSFQ論理ゲートのセルライブラリ化は一般に難しく、回路の論理レベルシミュレーションは困難である。今回、我々は二分決定グラフ(BDD)によるセルベース設計法を基礎として、Verilog HDLによるRSFQ論理回路の論理レベルシミュレーションを行った。シミュレーションではバイアス電流値の変化によるタイミングの変化も考慮した。本方法によりRSFQ論理回路のタイミング計算が正確に行えること、アナログシミュレータに比べて計算時間が大幅に改善されることを示した。
- 社団法人電子情報通信学会の論文
- 1999-10-29
著者
-
吉川 信行
横浜国立大学大学院工学府
-
森 静香
横浜国立大学工学部電子情報工学科
-
越山 潤一
横浜国立大学
-
吉川 信行
横浜国立大学 工学部 電子情報工学科
-
越山 潤一
横浜国立大学工学部電子情報工学科
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