Synthesis of Minimum-Cost Multilevel Logic Networks via Genetic Algorithm (Special Section on VLSI Design and CAD Algorithms)
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概要
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The problem of synthesizing a minimum-cost logic network is formulated for a genetic algorithm(GA). When benchmarked against a commercial logic synthesis tool, an odd parity circuit required 24 basic cells(BCs) versus 28 BCs for the design produced by the commercial system. A magnitude comparator required 20 BCs versus 21 BCs for the commercial system's design. Poor temporal performance, however, is the main disadvantage of the GA-based approach. The design of a hardware-based cost function that would accelerate the GA by several thousand times is described.
- 社団法人電子情報通信学会の論文
- 2000-12-25
著者
-
Yasuura Hiroto
The Graduate School Of Engineering Sciences Kyushu University
-
Koizumi Hisao
Mitsubishi Electric Corporation
-
SEO Katsuhiko
Mitsubishi Electric Corporation
-
SHACKLEFORD Barry
Hewlett-Packard Laboratories, Mitsubishi Electric Corporation
-
YASUDA Mitsuhiro
Mitsubishi Electric Corporation
-
小泉 寿男
東京電気大学
-
OKUSHI Etsuko
Mitsubishi Electric Corporation
-
Shackleford B
Hewlett‐packard Lab. Ca Usa
-
Shackleford Barry
Hewlett-packard Laboratories
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