高速Lempel-Ziv符号化用並列処理アーキテクチャ
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概要
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コンピュータ技術の進歩に伴い、大量の情報をより効率的に伝送、蓄積する必要性が増している。大量の情報の効率的な運用のため、高速なデータ圧縮・解凍法が必要とされている。本論文では、VLSI/ULSI技術を用いた専用ハードウェア化を前提として、データ圧縮法の一つであるLZ77法を実現する並列処理アーキテクチャを提案する。このアーキテクチャは、符号化により生成される符号の持つ統計的特徴を生かすもので、最も計算量を要する最長一致記号系列探索での冗長な計算を削減し、符号化スルー・レートを大幅に向上させる。また提案アーキテクチャをPARTHENONを用いて設計した。そのシミュレーションにより、スルー・レートが約15〜20MByte/secという結果を得た。
- 社団法人電子情報通信学会の論文
- 1995-09-22
著者
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