大規模LSI用分散型BIST構成法とその設計支援環境
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概要
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BISTインプリメントの短TAT化、BIST付加回路のハードオーバヘッド削減を目的とした、BIST設計支援環境並びにBIST回路を提案する。分散型BISTを対象とすることにより、短TATインプリメントを可能とし、各ブロックに配置するパターン発生器、圧縮器のハード量を削減を行なうことにより、BISTトータルのオーバヘッド削減を行なっている。画像処理LSIの計110kgateの演算ブロックを対象として評価を行った結果、5日のTATで、ハードオーバヘッド1%程度、故障、検出率96%以上のBISTが実現可能なことを確認した。本環境を用いることにより、開発期間重視でかつ量産を目的としてLSIのテストコストを削減できる。
- 社団法人電子情報通信学会の論文
- 1994-10-27
著者
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