式の分割による並列化アルゴリズムESH
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概要
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式の変数の定義される時間, 変数の使用可能時間と演算優先順位に注目した変数レベルの並列化のためのアルゴリズムESHを提案する. ESHでは同一優先順位をもつ変数間の演算を一つにまとめて未決定ノードとし原始プログラムから決定ノードと未決定ノードの混在した不完全タスクグラフを生成する. このタスクグラフからノードを取り出したとき未決定ノードであれば変数の使用可能時間の早い順に変数間の2項演算をプロセッサに割り当てて決定ノードを生成する. 決定ノードであればDSHによってスケジューリングする. すべてのノードが決定ノードになったときスケジューリングは完了する. ESHでは複数の文間に内在する並列性が抽出できるだけでなく, 最適な計算木が生成される. 5つの簡単なプログラムを用いてESHを細粒度マルチプロセッサMSBM上で評価した. その結果, すべてのプログラムで速度向上比はESH≧THRとDSHの併用≧THRとGSHの併用であった. ESHのTHRとDSHの併用に対する速度向上比の実測値の平均は1.19であった. 一方DSHのGSHに対する速度向上比の実測値の平均は1.004であった. このことからESHの有効性が確認できた.
- 一般社団法人情報処理学会の論文
- 1996-08-27
著者
-
岩根 雅彦
九州工業大学工学部
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岩根 雅彦
九州工業大学大学院工学研究院
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松田 孝史
九州工業大学工学部
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小島 和広
九州工業大学工学部電気工学科:(現)九州旅客鉄道株式会社
-
濱田 智雄
九州工業大学工学部電気工学科
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松田 孝史
九州工業大学工学部電気工学科
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濱田 智雄
九州工業大学工学部電気工学科:(現)松下電器産業株式会社半導体開発本部
-
岩根 雅彦
九州工業大学大学院工学研究系
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