素子特性ミスマッチを用いた高速サンプリング並列型確率的A-Dコンバータの設計
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概要
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A stochastic flash analog-to-digital converter (SF-ADC) utilizing device mismatch is designed using a 65-nm CMOS process. Since the proposed SF-ADC uses thresholds determined by the input-referred comparator offsets, the large input-referred offsets are allowed. The quantization error and non-linearity of SF-ADC are demonstrated, and the input range is enlarged by using non-linearity reduction technique. At 1.6GS/s sampling, the designed ADC achieves 34.7dB SFDR and 29.0dB SNDR without any calibration circuits despite the large input-referred offset of 102mV. At this conversion speed, it consumes 134mW with a 1.2-V power supply.
- 2011-11-01
著者
-
王 軍
大阪大学大学院工学研究科
-
松岡 俊匡
大阪大学大学院工学研究科
-
谷口 研二
大阪大学大学院工学研究科
-
ハム ヒョンジュ
大阪大学大学院工学研究科
-
谷口 研二
大阪大学大学院工学研究科電気電子情報工学専攻
-
松岡 俊匡
大阪大学
-
松岡 俊匡
大阪大学大学院工学研究科電子情報エネルギー工学専攻
-
王 軍
大阪大学
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