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三菱電機(株)ULSI技術開発センター | 論文
- インピーダンス調整回路を用いた複合型電源電圧降下回路
- 超低消費電力DRAMに適したアレイ構成 : 列アドレス選択センス方式の検討
- MOSFETフリッカ雑音のばらつきのバイアス依存性
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- BiC-DMOSを多機能化する60V系Nch/Pchフィールドトランジスタ
- 0.5μm BiCMOS & DMOS開発
- 0.8Vアレイ動作による,低消費・ワイドレンジDRAM
- ギガスケールDRAMのための低電圧回路技術
- 複数メモリコア共有型メモリリペア解析回路の開発(:「LSIシステムの実装・モジュール化, テスト技術, 一般)
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- eDRAM 対応 包括的・リアルタイムリペア解析回路(CRESTA)の開発
- 3次元配線容量シミュレーションに基づいたサブ100mm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 3次元配線容量シミュレーションに基づいたサブ100nm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- RTA装置で形成したゲート絶縁膜の電気特性
- マクロモデルを用いた回路シミュレーション高速化
- マクロモデルを用いた回路シミュレーション高速化
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- UV-O_2酸化を用いた低温ゲート酸化膜形成
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- 高効率冗長方式、システムLSI向けテスト容易化機能搭載の0.13μm 32M/64Mビット混載DRAMコア