超低消費電力DRAMに適したアレイ構成 : 列アドレス選択センス方式の検討
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概要
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DRAMの大容量化にともない、消費電力の削減が重要な課題となってきている。DRAMの消費電力増大の主な原因は、メモリセルアレイにおけるセンス動作時のビット線充放電電流の増大にあり、これを削減することが重要なポイントとなる。今回、選択的なセンスアンプ活性化を可能とする新しいアレイ構成(CBCS構成)を提案する。本構成を採用することで動作ビット線本数の大幅な削減が可能で、リード/ライト時のアレイの消費電力は従来の0.2%にまで減少する。またビット線振幅低減の効果によりリフレッシュ時のアレイ消費電力は従来の36%にまで減少する。一方メモリセルデータのビット線への読出し電位差は従来より88%増大し、読出しマージンは増加する。低消費電力化、低電源電圧化に適したアレイ構成である。
- 社団法人電子情報通信学会の論文
- 1995-11-21
著者
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