電源系デカップリングによる暗号用FPGAのサイドチャネル攻撃耐性向上(対策,EMC,一般)
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概要
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暗号ICから漏れ出す高周波電源電流などの副次的な情報から暗号を解読するサイドチャネル攻撃が問題になっている.本報告では,この問題のハードウェア的な対策技術として電源系デカップリングの有効性を実験により確認した.デカップリング回路はキャパシタとインダクタで構成し,デカップリングしない場合も含め3つの条件を試行した.実験にはサイドチャネル標準評価基板SASEBO-Gを用い,AES (Advanced Encryption Standard)暗号処理中に電源線を流れる高周波電源電流をカレントプローブで観測した.取得した30,000波形に対し相関電力解析(Correlation Power Analysis: CPA)を行った.その結果,2つのデカップリング条件のうち1つでサイドチャネル攻撃耐性が向上した.もうひとつの条件では変化がなかった.取得波形のスペクトルを調査した結果,耐性が向上した条件ではFPGA (Field-Programmable Gate Array)のクロック周波数より低周波の全域で高周波電源電流が低減されていた.また,この電源電流低減がデカップリングの結果であることを回路シミュレーションにより確認した。
- 2011-04-15
著者
-
五百旗頭 健吾
岡山大学大学院自然科学研究科
-
豊田 啓孝
岡山大学大学院自然科学研究科
-
五百族頭 健吾
岡山大学大学院自然科学研究科
-
天野 哲夫
岡山大学大学院自然科学研究科
-
五百旗頭 健吾
岡山大学大学院自然化学研究科
-
豊田 啓孝
岡山大学大学院自然化学研究科
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