データパス合成における最小遅延補正演算器数の最小化手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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半導体プロセスの微細化に伴い,製造時に生じる物理的パラメータの変動や動作時の変動に起因する遅延ばらつきの問題が深刻化している.遅延ばらつきが存在する下でデータパス回路がホールド条件を満足するための一手法として,レジスタ間の最小パス遅延を補正する手法が考えられる.これは演算器の非クリティカルパスに遅延素子を挿入することで実現されるが,最小パス遅延を補正する演算器の個数を最小化する問題がNP困難であることが示されている.本稿ではこの問題に対して整数計画法を用いて厳密解を求める手法と必ずしも最適解を得られないが効率的に解を求める発見的な手法を提案し.計算機実験により提案手法の有効性を評価する.
- 社団法人電子情報通信学会の論文
- 2008-02-27
著者
-
井上 恵介
北陸先端科学技術大学院大学情報科学研究科
-
金子 峰雄
北陸先端科学技術大学院大学情報科学研究科
-
岩垣 剛
北陸先端科学技術大学院大学情報科学研究科
-
井上 恵介
北陸先端科学技術大学院大学 情報科学研究科
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