BISC(Bus Instruction Set Computer)型プロセッサBISC-2
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概要
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本論文では,BISCアーキテクチャを採用した新しいプロセッサBISC-2を提案する.BISCアーキテクチャでは,命令をレジスタ間のデータ転送のみに限定しているため,機能の追加変更に対して命令セットを変更する必要がなく,またプロセッサ内の各ユニットの独立性が高い構成となっていることから,容易に様々な機能を追加変更することができる.BISC-2では,従来のBISC型プロセッサの問題点を改善するために,メモリアクセスを高機能化し割込み機能を追加している.また,命令の効率的な並列実行とアウトオブオーダ実行を実装することによって処理の高性能化をはかっている.最後に,シミュレーションによってBISC-2の性能評価を行う.
- 一般社団法人情報処理学会の論文
- 2001-03-08
著者
-
山下 幸彦
東京工業大学大学院理工学研究科
-
新居 英明
東京工業大学工学部
-
水谷 竜也
東京工業大学大学院理工学研究科
-
吉田 亘
東京工業大学大学院理工学研究科
-
山下 幸彦
東京工業大学大学院理工学研究科国際開発工学専攻
-
山下 幸彦
東京工業大学
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