Small-World Network化配線構造の遅延削減効果についての評価(デバイスアーキテクチャI, リコンフィギャラブルシステム, 一般)
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概要
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近年, FPGA (Field Programmable Gate Array)製造プロセスの微細化が急速に進んでいる.しかし, CMOS process 100nm以下のディープサブミクロンプロセスでは, 配線遅延が総遅延の大半を占めるという新たな問題が発生している.この問題を解決するため, 我々はFPGA配線構造のSWN (Small-World Network)化を提案している.これは, 従来の配線構造に対してショートカットの役目を果たすランダムなワイヤを少量追加する事で, 配線遅延の削減を実現するというものである.本稿では, 配線構造モデルのSWN化を行うために開発したツールと, 配置配線ツールVPRをSWN化配線構造に対応させたものとを用いて, MCNCベンチマーク回路において提案手法の評価を行った.その結果, 最大で約10%クリティカルパス遅延を削減できた.
- 社団法人電子情報通信学会の論文
- 2005-05-05
著者
-
月足 彌
株式会社ルネサステクノロジ
-
飯田 全広
熊本大学工学部数理情報システム工学科
-
末吉 敏則
熊本大学工学部数理情報システム工学科
-
月足 彌
熊本大学大学院自然科学研究科数理科学・情報システム専攻
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