チップ面積及び遅延の削減を目的としたクラスタリングツールの開発(設計手法と高性能化, リコンフィギャラブルシステム, 一般)

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概要

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現在, FPGA(Field Programmable Gate Array)の製造プロセスがディープサブミクロン時代を迎えており, 回路遅延における配線遅延の割合が相対的に大きくなり無視できなくなっている。そこで回路遅延を改善する一つの方法として, 高速なローカル配線を持つクラスタベースのFPGAアーキテクチャを用いることがあげられる.著者らは, 配線遅延の削減を図るためにクリティカルパス上のLUT(Look Up Table)を積極的にクラスタ内のローカル配線で接続し, クラスタ外の配線を配線性指標に基づいて最適化することによって, クラスタ内外の配線リソース使用量を同時に最適化する手法を提案している.その結果, 既存のクラスタリング手法と比較してチップ面積では平均19%, 最大40%改善させることができ, 遅延においても平均2%, 最大13%の改善を得ることができた.
2005-05-05

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