低消費電力・低リーク電流90-nm CMOSクロックドライバ(回路技術(一般, 超高速・低電力・高機能を目指した新アーキテクチャ))

概要

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CMOSクロック回路の動作時消費電力(P_<at>)と信号遅延時間(t_<dt>)を最小化する方法を提案する.解析にあたり、プレ回路段、駆動回路段1、駆動回路段2、レジスタアレイの4段で構成されるクロック回路を90-nm CMOS技術で設計・試作・評価した.プレ回路段、駆動回路段1、駆動回路段2、レジスタアレイはそれぞれ1個のインバータ、m(=1〜40)個のインバータ、m個のインバータ、M(=40)個のディレイフリップフロップ(DFF)で構成されており、各駆動回路段のインバータはn(=M/m)個のDFFを駆動する.SPICE解析結果と実測結果より、P_<at>は、mが増加すると、最初は急激に減少し、最小となり、次に緩やかに増加する性質があり、mが8〜10の時、P_<at>は最小となることがわかった.また、t_<dt>もP_<at>と同様な特性を示し、t_<dt>が最小となるmの値も8〜10であることがわかった.同様に、mが8〜10の時、待機時消費電力(P_<st>)も最小となった.
2005-12-09