高速低消費電力SDRAM用容量結合型メモリバス方式

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概要

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• メモリチップ内のデータ転送速度を10GB/sにしてもそれによる消費電力を500mW以下に出来る, 実効的負時間遅延回路を持つ容量結合型メモリバス方式を開発した. この技術によれぱデータパスにおける消費電力を従来の5分の1 (25mW @200MB/s) に, データ転送時間を従来の半分 (0.8ナノ秒) に出来る. また毎秒10GBのデータ転送を行う場合, それによる消費電力を500mW以下にできる. この500mWは, ダイナミックメモリにおけるデータ保持特性を考えたときにほぼ上限となる値である.

• 社団法人電子情報通信学会の論文
• 1996-08-22

著者

• 藤原 淳

  松下電子工業(株)メモリ事業部

• 藤田 勉

  松下電子工業(株)メモリ事業部

• 鈴木 利一

  松下電子工業(株)メモリ事業部

• 山田 俊郎

  松下電子工業(株)メモリ事業部

• 藤田 勉

  松下電器産業半導体研究センター

• 懸 政志

  松下電子工業(株)メモリ事業部

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