[招待論文]4Mbit 混載メモリ用0.18μmFRAMプロセスの開発(デバイス/回路動作 : 強誘電体薄膜とデバイス応用)

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概要

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0.18μmテタノロジを用いた4Mbit混載メモリ用FRAMプロセスを開発した。0.18μm 4Mbit混載FRAMを実現するためには、強誘電体キャパシタの高性能化と高集積化が必要となる。そこで、MOCVD法により(III)配向のPZT成膜技術を開発し、これを用いたキャパシタにより、1.8Vで31μC/cm^2の大きなスイッチング電荷量とインプリント耐性を実現した。セル効率を向上させるために高温一括エッチング技術を開発し、側壁角度85°の強誘電体キャパシタの加工に成功した。また、強誘電体キャパシタ形成や配線形成時の熟プロセスによるWプラグ酸化を抑制するために埋め込みIrバリアを新たに開発した。これらの結果、0.18μmCMOSロジックプロセスと整合性のある大容量FRAM混載メモリプロセスを完成することができた。
社団法人電子情報通信学会の論文
2003-03-11

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