180-nm CMOS クロックドライバの低電力化と高速化(低消費 LSI-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
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概要
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CMOSクロック回路の動作時消費電力(P_t)と信号遅延時間(t_d)を最小化する方法を提案する.解析にあたり、プレ回路段、駆動回路段、負荷回路段の3段で構成されるクロック回路を180-nm CMOS技術で設計・試作した.プレ回路段、駆動回路段、負荷回路段はそれぞれ1個、m個のインバータ、N個のディレイフリップフロップ(DFF)で構成されている.SPICE解析結果と実測結果より、P_tは、mが増加すると、最初は急激に減少し、最小となり、次に緩やかに増加する性質があり、mがおおよそN^<1/2><m<2N^<1/2>の時、P_tは最小となることが明らかになった.また、t_<dt>もP_tと全く同様な特性を示し、t_<dt>が最小となるmの値もおおよそN^<1/2><m<2N^<1/2>で与えられることがわかった.
- 社団法人電子情報通信学会の論文
- 2005-03-03
著者
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