FPGA上の同期回路に対する高速化を目的としたラッチ挿入法
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概要
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本稿では、FPGAに配置, 配線された回路情報を保存したまま、回路内へのラッチ挿入操作によって、動作速度を改善する手法を提案する。本手法では、問題を整数線形計画法によって定式化し、ラッチ挿入位置をも求めている。配置/配線を変更しないため、本手法を適用した場合、原回路の動作速度は保証され、問題の解が存在すれば、多くの場合、動作速度の改善できる。問題の定式化を示した後、実験により本手法の有効性を示す。
- 社団法人電子情報通信学会の論文
- 1993-12-16
著者
-
宮崎 敏明
NTT未来ねっと研究所
-
筒井 章博
日本電信電話株式会社NTTサイバーソリューション研究所
-
筒井 章博
NTT未来ねっと研究所
-
太田 直久
NTT光ネットワークシステム研究所
-
山田 一久
Ntt光ネットワークシステム研究所伝送処理研究部
-
中田 広
Ntt通信網総合研究所
-
中田 広
日本電信電話株式会社ntt未来ねっと研究所
-
太田 直久
NTT伝送システム研究所
-
山田 一久
NTT伝送システム研究所
-
宮崎 敏明
NTT伝送システム研究所
-
中田 広
NTT伝送システム研究所
-
筒井 章博
NTT伝送システム研究所
-
筒井 章博
NTT 伝送システム研究所
-
太田 直久
Nttネットワークシステム研究所
-
大田 直久
Ntt光ネットワークシステム研究所
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