パイプラインプロセッサにおける分岐処理高速化機構の提案

概要

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我々はフレキシブルな通信システムの実現を目指して、通信処理用デバイスの研究・開発を進めている。様々な通信処理の中でも、複雑な判断や状態遷移を司る領域はソフトウェアによる処理が有効であり、従来は汎用プロセッサを用いていた。しかし、その応答性がネットワークのサービス向上につながるため、パフォーマンス向上を目指して様々な検討がなされている。我々は上述のソフトウェア処理向き領域の実時間処理を可能とする通信処理用プロセッサを提供するために、次のような方針でアーキテクチャの検討を進めてきた。1) 定型処理 (一律な数値計算やデータの入出力処理を含む) や単純な処理は周辺の専用回路に任せることで高速化。2) 判断を要する処理や状態遷移のみを、高速なプロセッサでソフトウェア処理。プロセッサでは、判断や状態遷移は条件分岐によって実現されるが、この分岐処理はプロセッサの動作速度向上に有効なパイプライン構成と極めて相性が悪い。命令フローの変化に伴って、命令のミスフェッチが起こるからである (分岐ハザード)。上述のように、我々の利用目的では分岐命令の多発が予想されるため、命令コードのスケジューリングや分岐予測・投機的実行等、既存の技術では十分な効果が期待出来ない。そこで本稿では、パイプラインプロセッサにおいて分岐命令が多発しても分岐ハザードを回避し得る、ダブルインストラクションフェッチ (DIF) とよぶ分岐方式を提案する。
社団法人電子情報通信学会の論文
1997-03-06

パイプラインプロセッサにおける分岐処理高速化機構の提案

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