動的再構成による高速信号処理
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概要
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半導体回路の微細化により, 配線を用いたデータ通信時間が相対的に増加している. 演算器間の距離に比例したデータ通信時間が必要となるハードウェアモデルでは, データ通信時間が原因となって演算並列化による処理高速化が制約される. 近傍の動的再構成型の演算器を所要の演算器を構成することで長大なデータ通信時間を減少し, 高速な処理を達成できる. 本文では, 動的再構成を用いて与えられたディジタル信号処理の高速処理を実現する静的な演算実行時刻と演算器割り当てを決定するスケジューリング手法を提案する. いくつかの処理アルゴリズムについて本手法を適用した結果, 動的再構成を行なわない場合に比べて繰り返し周期の最短値を改善し, 高速な処理が実現できることを確認した.
- 社団法人電子情報通信学会の論文
- 1999-03-09
著者
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