動的再構成による高速信号処理
スポンサーリンク
概要
- 論文の詳細を見る
半導体回路の微細化により, 配線を用いたデータ通信時間が相対的に増加している. 演算器間の距離に比例したデータ通信時間が必要となるハードウェアモデルでは, データ通信時間が原因となって演算並列化による処理高速化が制約される. 近傍の動的再構成型の演算器を所要の演算器を構成することで長大なデータ通信時間を減少し, 高速な処理を達成できる. 本文では, 動的再構成を用いて与えられたディジタル信号処理の高速処理を実現する静的な演算実行時刻と演算器割り当てを決定するスケジューリング手法を提案する. いくつかの処理アルゴリズムについて本手法を適用した結果, 動的再構成を行なわない場合に比べて繰り返し周期の最短値を改善し, 高速な処理が実現できることを確認した.
- 社団法人電子情報通信学会の論文
- 1999-03-09
著者
関連論文
- 疑似二乗ブロックマッチングによるフラクタル画像符号化手法
- 画像符号化におけるブロック相似度計算手法
- 再構成可能加算を考慮したLSI高位設計手法(設計・合成, 組込技術とネットワークに関するワークショップ)
- 再構成可能加算を考慮したLSI高位設計手法
- 再構成可能加算を考慮した LSI 高位設計手法(設計・合成, 組込技術とネットワークに関するワークショップ)
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法(コデザイン及びアーキテクチャ)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法(コデザイン及びアーキテクチャ)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法(コデザイン及びアーキテクチャ)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法
- アレー型アーキテクチャ信号処理システムの高位合成
- メッシュ結合マルチプロセッサシステムにおける2次元FFTアルゴリズム
- メモリ共有プロセッサアレイのASIC設計法とデータ・シリアル行列乗算器への応用
- マルチレｰト信号処理のVLSI実現手法
- メモリ共有型プロセッサアレイの設計手法に基づくビットシリアルデｰタパス合成
- 通信時間を考慮したスケジューリングと素子配置
- 通信時間を考慮したスケジューリングと素子配置
- 通信時間を考慮したスケジューリングと素子配置
- 動的再構成による高速信号処理
- 動的再構成による高速信号処理
- 動的再構成による高速信号処理
- バス消費電力を削減するスケジューリングと概略配置手法
- バス消費電力を削減するスケジューリングと概略配置手法
- バス消費電力を削減するスケジューリングと概略配置手法
- フロアプランと高位合成を同時に行うLSI設計手法(設計・合成, 組込技術とネットワークに関するワークショップ)
- フロアプランと高位合成を同時に行うLSI設計手法
- 動的再構成型桁直列演算による離散コサイン変換回路
- 動的再構成型桁直列演算による離散コサイン変換回路
- 動的再構成型桁直列演算による離散コサイン変換回路