通信時間を考慮したスケジューリングと素子配置
スポンサーリンク
概要
- 論文の詳細を見る
集積回路製造技術の向上により回路の微細化が進んでいる。微細化によりゲート遅延は減少するが、配線遅延は相対的に増大する傾向にある。LSI設計において、配線遅延違反による設計の手戻りを低減して設計期間を短縮するためには、上流設計においても配置配線を意識して配線遅延を考慮した設計を行う必要がある。本研究では、与えられた処理アルゴリズムを実行する専用LSIの設計において、演算の実行時刻決定および素子(演算器およびレジスタ)割り当てと配置を同時に行うことで、素子間の正確な配線遅延を考慮しながら演算実行時刻を決定し、高速処理実行速度を達成する手法を提案する。
- 一般社団法人情報処理学会の論文
- 2000-01-11
著者
関連論文
- 疑似二乗ブロックマッチングによるフラクタル画像符号化手法
- 画像符号化におけるブロック相似度計算手法
- 再構成可能加算を考慮したLSI高位設計手法(設計・合成, 組込技術とネットワークに関するワークショップ)
- 再構成可能加算を考慮したLSI高位設計手法
- 再構成可能加算を考慮した LSI 高位設計手法(設計・合成, 組込技術とネットワークに関するワークショップ)
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法(コデザイン及びアーキテクチャ)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法(コデザイン及びアーキテクチャ)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法(コデザイン及びアーキテクチャ)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法
- アレー型アーキテクチャ信号処理システムの高位合成
- メッシュ結合マルチプロセッサシステムにおける2次元FFTアルゴリズム
- メモリ共有プロセッサアレイのASIC設計法とデータ・シリアル行列乗算器への応用
- マルチレｰト信号処理のVLSI実現手法
- メモリ共有型プロセッサアレイの設計手法に基づくビットシリアルデｰタパス合成
- 通信時間を考慮したスケジューリングと素子配置
- 通信時間を考慮したスケジューリングと素子配置
- 通信時間を考慮したスケジューリングと素子配置
- 動的再構成による高速信号処理
- 動的再構成による高速信号処理
- 動的再構成による高速信号処理
- バス消費電力を削減するスケジューリングと概略配置手法
- バス消費電力を削減するスケジューリングと概略配置手法
- バス消費電力を削減するスケジューリングと概略配置手法
- フロアプランと高位合成を同時に行うLSI設計手法(設計・合成, 組込技術とネットワークに関するワークショップ)
- フロアプランと高位合成を同時に行うLSI設計手法
- 動的再構成型桁直列演算による離散コサイン変換回路
- 動的再構成型桁直列演算による離散コサイン変換回路
- 動的再構成型桁直列演算による離散コサイン変換回路