1.5°位相変動幅のMMIC高精度S帯5ビットアッテネータ
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概要
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本論文では, 5ビットMMICディジタルアッテネータの設計と試作について述べている.ディジタルアッテネータを通信システムの部品として使用する際, 小さな位相変動幅をもつことが要求される.この要求に対して, 我々は1入力2出力(Single-pole double-throw;SPDT)スイッチで抵抗減衰回路と伝送線路とを切り換えるアッテネータ回路と, ゲート幅の異なる二つのFETのオン抵抗を相互に切り換える形のアッテネータ回路を組み合わせた回路形式を採用した.その結果, 位相変動幅が小さく, かつ高精度な減衰量特性をもつアッテネータを設計することが可能となった.設計したS帯5ビットディジタルアッテネータの試作結果は, 減衰量が7dBから27dB, 減衰量誤差が0.09dB(rms), 位相変動幅が1.38°(rms), 入出力VSWRが1.3と良好な結果を得た.また, シミュレーション値と試作結果の実測値を比較し, 両者がよい一致を示しめしていることを明らかにした.これにより, 本論文で示したMMICディジタルアッテネータの設計が妥当であることを確認した.
- 社団法人電子情報通信学会の論文
- 2001-02-01
著者
-
高須 英樹
(株)東芝社会ネットワークインフラ社小向工場
-
高須 英樹
(株)東芝 社会インフラシステム社小向工場
-
高須 英樹
(株)東芝情報・社会システム社小向工場
-
矢加部 利幸
電気通信大学情報通信工学科
-
肖 鳳超
電気通信大学
-
矢部 初男
電気通信大学
-
矢加部 利幸
電通大
-
矢加部 利幸
電気通信大学
-
矢加部 利幸
電気通信大学電気通信学研究科情報通信工学専攻
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