N次元高速アダマール変換アルゴリズムの提案と動的再構成可能デバイスへの実装(FPGAとその応用及び一般)
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概要
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ディジタル信号の直交変換処理の一つである高速アダマール変換のバタフライ演算の並列度を動的に1/2^nにして処理可能なアーキテクチャを提案する。また、提案アーキテクチャを動的再構成可能デバイス上で実装する方法を述べる。提案するアーキテクチャは、処理次元、信号数および並列度を動的に変更することが可能であり、処理システムヘの動的な要求変更に柔軟に対応できる。提案アルゴリズムを並列度1で処理する構成を動的再構成可能なデバイスであるPCA-1に実装した。その結果、従来研究での実装よりも高速な処理が可能であることを確認した。
- 社団法人電子情報通信学会の論文
- 2004-01-15
著者
-
黒田 研一
会津大学大学院コンピュータ理工学研究科
-
北道 淳司
会津大学コンピュータ理工学部
-
黒田 研一
会津大学コンピュータ理工学部
-
高橋 宏章
会津大学コンピュータ理工学研究科
-
北道 淳司
大阪大学大学院基礎工学研究科
-
北道 淳司
会津大学コンピュータ理工学研究科
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