多相方式ディジタル回路におけるラッチ数の最小化

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概要

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近年のVLSI技術の発展に伴い、実現可能な回路規模が飛躍的に向上してきた。そのため、レイアウトレベルより高いレベルでの設計自動化が急務となっている。一方、高速なディジタル回路設計では、多相方式がよく用いられる。本稿では、与えられた単相の回路を多相方式に自動変換し、所要面積の削減を図る設計手法について述べる。ここでは、回路の動作速度を与えたときに、ラッチ数を最小化する問題を取り上げ、それを解くアルゴリズムを示す。従来、単相回路に対するラッチ数の最小化手法は知られていたが、その手法は多相回路には適用できなかった。ここでは、線形計画法および発見的手法を用いてこの問題を解くことにする。
一般社団法人情報処理学会の論文
1992-02-24

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