大規模論理装置に対する高速設計検証システム

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概要

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従来の論理シミュレーションをベースとした設計検証システムにおいては、設計に対する入力系列の生産性や網羅性が低く、検証漏れにより設計バグを見落とす可能性があった。また、論理シミュレーションとその結果の確認の速度が遅く、検証のTATが長くなるといった問題があった。本文では、従来の枠組みを踏襲しつつ検証能力を飛躍的に高める論理検証手法について述べる。入力系列の質と生産性を高めるために、形式的検証のアプローチを応用して検証用入力系列を自動生成する。また、構造可変なデータ並列パイプラインアーキテクチャを採用したCADアクセラレータTP5000上で高位レベルのVHDLシミュレーションと期待値比較を高速に実行することでTATを短縮する。
社団法人情報処理学会の論文
1995-01-19

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