高位記述の並列化によるHDLシミュレーションの高速化
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概要
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回路の設計に論理シミュレーションを高速に実行できる高位記述を使用することが多くなっているが、回路の規模の増大に伴いその論理シミュレーションの実行により多くの時間が必要となっている。ゲートレベルの論理シミュレーションでは複数のプロセッサを利用してシミュレーションを高速に実行する手法が用いられている。しかしこの手法を高位記述にそのまま適用する場合、その抽象化した記述中の順次処理記述が複数プロセッサによる高速化の妨げとなる。そこで、このような順次処理記述を並列化し高速化するための手法を開発した。この方式をCAD専用計算機TP5000上で動作するVHDLシミュレータに適用した。8並列実行の場合、記述を高速化せずにシミュレーションした場合と比較し約7倍の高速化を達成した。
- 社団法人電子情報通信学会の論文
- 1996-12-13
著者
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