flipflopの同期部抽出によるHDLシミュレーションの高速化

概要

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ハードウェア記述言語(HDL)を用いた回路の設計は,回路規模が大きくなるに従い重要性が増してきており,HDLのシミュレーションの高速化は設計期間を短縮する上で重要な要素といえる.シミュレーションの高速化の一手法として並列処理によるシミュレーションが挙げられる.並列処理のシミュレーションでHDLを構成する同時処理文と順次処理文をシミュレートした場合,シミュレーション時間の長い順次処理文が並列度を低下させるため,シミュレーション高速化の妨げになる.その解決策としては処理順に依存しない組合せ回路の順次処理文を同時処理に変換(以下,同時処理化と呼ぶ)を行なうことが考えられる.しかし,順次処理の多くを占めるフリップフロップはクロックエッジの判定と信号代入の依存関係が保てなくなるため直接同時処理化を行なうことができない.そこで順次処理文で記述されたフリップフロップをクロックに同期した信号代入と組合せ回路に分離する方法について示す.この分離によって組合せ回路への同時処理化が可能になる.また我々が開発したハードウェアCADアクセラレータTP5000上で動作するVHDLシミュレータにこの変換を適用した結果を示す.
1996-09-04