3次元積層マルチチップパッケージ技術の研究
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概要
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We have been developing the technologies on 3D-stucked multi chip package. Developing technologies include wafer thinning (<50μm) and handling without MOSFETs degradations, chip to chip bonding with good alignment accuracy (<1μm), fine pitch Ni/Au bump (<20μm pitch) formation by electroless plating, and so on.
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