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日本電気(株)デバイスプラットフォーム研究所 | 論文
- クロックスキュー耐性のあるパイプラインレジスタ
- リング状クロック線による低スキュークロック分配方式
- 次世代LSIパッケージ用チップ及びパッケージレベルのシームレスインターコネクト技術(配線・実装技術と関連材料技術)
- 電源/グランド特性に優れるコアレス基板を用いたPackage-on-Package構造 : MLTSの電気特性と新規PoP構造(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- 電源/グランド特性に優れるコアレス基板を用いたPackage-on-Package構造 : MLTSの電気特性と新規PoP構造(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- 消費エネルギー最小化のための最適電源電圧決定回路(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
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- 動作時および待機時における電源電圧およびしきい電圧の制御による消費電力最小化のためのモニタリング方式(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
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- 低電圧時の安定高速動作を実現するノイズマージンフリーSRAM技術(新メモリ技術, メモリ応用技術, 一般, ISSCC特集1 SRAM)
- 低電圧時の安定高速動作を実現するノイズマージンフリーSRAM技術
- サブ100nm世代におけるGHz動作SRAMマクロのためのセンス方式(新メモリ,メモリ応用技術,一般)
- 128-PEと16-Mb DRAMを集積化した並列画像処理メモリ
- 相補位相ブレンド方式によるデューティ50%補償CMOSリピータ
- 相補位相ブレンド方式によるデューティ50%補償CMOSリピータ
- C-12-17 CMOS高速クロック&データリカバリ回路の開発
- C-12-13 相補位相ブレンド方式によるデューティ50%補償CMOSリピータ
- 20Gb/s CMOS マルチチャンネル送信、受信LSI(2)
- 20Gb/s CMOS マルチチャンネル送信、受信LSI(1) : 全体構成
- タイミングマージンテスト機能を有する1GHz-2GHz4相クロック発生器(アナログ・デジアナ・センサ,通信用LSI)
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