並列更新カオスタブーサーチハードウェアシステムに用いるSIカオスニューロン集積回路プロトタイプ
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概要
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カオスニューロダイナミクスにより駆動する指数減衰カオスタブーサーチは,組合せ最適化問題に対する優れた解法の一つである.しかし,同期更新指数減衰カオスタブーサーチは,問題サイズの増加に伴いハードウェアコストも増大する.そこで,アナログ/ディジタル混成ハードウェアシステムとして実装するために,探索アルゴリズムやカオスニューロンモデルの改良が行われた.本稿では,アナログ/ディジタル混成並列更新指数減衰カオスタブーサーチハードウェアシステムのために提案されたカオスニューロンモデルを,アナログインバータを基本回路とするスイッチト・カレント(SI)回路により実現し,TSMC 0.18μm CMOSプロセスにより集積回路化する.製作した回路では,減衰パラメータk_rが8段階で可変可能である.指数減衰カオスタブーサーチでは,k_rを調整することで幅広い問題への適用が可能である.測定結果より,製作したカオスニューロン回路の有効性を示す.
- 2014-01-14
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