2分木構造の剰余SD数演算を用いた算術演算エラー検出回路(高位合成と演算応用,FPGA応用及び一般)

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概要

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本文は、SD数を用いた高速な算術演算エラー検出回路を提案する。提案するエラー検出回路は、法2^p+1とした剰余SD数加算器、剰余SD数乗算器、そして2進数から剰余数への変換回路から構成される。SD数加算は、中間和と中間桁上げを2進数に表現することにより高速な剰余加算が行える。剰余加算をもつ2分木構造を用いた剰余算術回路を設計する。高性能のエラー検出回路を得るため、2分木の段数を最適化することを検討し、積和演算数の語長nとエラー検出回路の語長pとの関係を明らかにする。
2012-01-18

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