SD数表現を用いた剰余演算回路設計とその性能評価(演算器最適化設計,FPGA応用及び一般)

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概要

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SD(Signed-Digit)数表現を剰余数演算に導入することにより、SD数加算が並列行えるため、剰余数系における算術演算は高速になる。本稿では、SD数剰余加算回路の内部データ表現に着目し、2進数表現の桁上げと中間和を生成することにより、内部での演算量を減らす。また、2^n +μ(1<μ<2^<n-1>-1)を法とした以前に提案されたSD数剰余加算について、μの値を加算器内部に組み込むことにより、高性能の剰余加算回路が実現される。これらの高速剰余加算回路を用いて、高速な剰余乗算回路を構成する。性能評価のため、SD数の入出力および2進数の入出力を有する剰余乗算回路を設計し、Diminished-Oneの2進数演算方法に基づく剰余乗算回路との性能比較を行い、SD数剰余演算回路の高速性を明らかにする。
社団法人電子情報通信学会の論文
2010-01-19

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