FPGAアレイを用いてTFlopsを目指したポアソン方程式演算回路の実装と評価(アプリケーション1,FPGA応用及び一般)
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概要
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近年,FPGAをHPC用途に使用する例が増加しつつある.我々は,大規模FPGAを搭載し,三次元方向にI/Oを装備した小型カードを大量に集積したものをFPGAアレイとして提案している.このFPGAアレイは,規模を任意に増減できるスケーラブルな設計であり,さらにホストPCから容易に制御を可能としたものである.本稿では,ポアソン方程式を浮動小数点数で差分法によって演算する回路をこのFPGAアレイに実装し,演算性能と消費電力について評価を行った.また,演算回路を多数並列に実装して大規模並列演算を行い,演算性能が1[TFlops]を達成するために必要なFPGAアレイの規模を示した.
- 社団法人電子情報通信学会の論文
- 2009-01-22
著者
-
佐藤 一輝
東京農工大学大学院工学府
-
関根 優年
東京農工大学大学院共生科学技術研究院
-
バルス バートルスレン
東京農工大学工学部
-
関根 優年
東京農工大学大学院共生科学技術研究部
-
関根 優年
東京農工大学工学府
-
関根 優年
東京農工大学大学院工学研究院先端電気電子部門
-
関根 優年
東京農工大学 大学院 工学府
-
関根 優年
東京農工大
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