ハードウェアに関する制約条件を考慮した複数の定数乗算回路設計(ネットワークプロセッサ,通信のための信号処理,符号理論,一般)
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概要
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複数の定数乗算回路の設計において,乗算器をシフトと加算器に置き換えて加算器レベルで演算を共有することでコストを削減することができる.しかし,ハードウェアレベルでは,回路規模,遅延時間に関する制約条件が要求される場合に加えて加算器毎に回路規模,遅延時間が異なるため,加算器レベルでの最適回路が必ずしもハードウェアレベルでの最適回路とならない場合がある.そこで本研究では,制約条件に応じて加算器の構造を使い分けてハードウェアレベルで設計する方法を提案する.さらに合成順番の特徴を考慮して定数の合成順番をハードウェアレベルで最適化することにより効率的な演算の共有を行い,制約条件下で回路規模,遅延時間を削減する.
- 社団法人電子情報通信学会の論文
- 2006-02-27
著者
-
佐々木 孝雄
神奈川大学工学部
-
豊嶋 久道
神奈川大学工学部
-
加藤 幸信
神奈川大学工学部
-
豊嶋 久道
神奈川大学ハイテクリサーチセンター:神奈川大学工学部
-
豊嶋 久道
慶応義塾大学理工学部電気工学科
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