ハードウェアに関する制約条件を考慮した複数の定数乗算回路設計(グラフ, ペトリ, ニューラルネット及び一般)
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概要
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複数の定数乗算回路の設計において, 乗算器をシフトと加算器に置き換えて加算器レベルで演算を共有することでコストを削減することができるが, ハードウェアレベルでは, 回路規模, 遅延時間に関する制約条件が要求される場合に加えて加算器毎にコストが異なるため, 十分にコストが削減されていないという問題がある.そこで本研究では, 制約条件に応じて加算器の構造を使い分けてハードウェアレベルで設計する方法を提案する.さらに合成順番の特徴を考慮して定数の合成順番をハードウェアレベルで最適化することにより効率的な演算の共有を行い, 制約条件下で回路規模, 遅延時間を削減する.
- 社団法人電子情報通信学会の論文
- 2005-11-04
著者
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