位相補間によるPLLの特性改善 : 位相補間回路の最適化
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概要
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一般にPLL(Phase Locked Loop)は, 入/出力信号の位相を立上りのタイミングで比較する. これに対し, 本研究では, 内部の高速クロックで駆動するカウンタにより入力信号の位相を補間・推定して1周期に何度も位相を比較することのできるPLLを開発し, ジッタ低減および応答性改善に有効であることを確認した. さらに、位相の補間・推定法とその回路構成を見直し, 1周期中の位相の比較回数を増やした場合にも回路規模や動作周波数の悪化を抑えることに成功した.
- 社団法人電子情報通信学会の論文
- 2006-01-06
著者
-
井上 学
九州工業大学情報工学部
-
小林 史典
九州工業大学情報工学部
-
小林 史典
九州工業大学 情報工学部 (制御システム工学科)
-
渡邊 実
九州工業大学情報工学部情報科学専攻
-
小林 史典
九州工業大学情報工学部制御システム工学科
-
小林 史典
九州工業大学
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