部分的再構成が可能な光再構成型ゲートアレーVLSI(<特集>システムLSIのための先進アーキテクチャ論文)

概要

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近年,光による広いバンド幅を利用することで,電気配線では実現できない高速な書込みが可能なプログラマブルゲートアレー,光再構成型ゲートアレーが研究されている.しかし,これまでの光再構成型ゲートアレーでは,回路すべてを書き換えることはできるが,部分的に書き換えることはできなかった.このため,ダイナミックに再構成を行う場合,メモリの使用効率が著しく低下する問題があった.本論文では,部分的な再構成を可能にした光再構成型ゲートアレーのアーキテクチャを示し,0.35μmプロセスに対して4個の論理ブロック,5個のスイッチングマトリックス,4個のI/Oブロックを実装した68ゲート規模の光再構成型ゲートアレーVLSIの実装レイアウトを示す.また,論理ブロック,スイッチングマトリックス,I/Oブロック個別に受光部,差分再構成回路部,ゲートアレー部の占有面積の比率について評価し,0.35μmプロセスを用いた場合,将来的に65kゲート規模の光再構成型ゲートアレーが実現可能なことを示す.
社団法人電子情報通信学会の論文
2003-08-01