PHS用プロトコル制御LSI
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概要
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PHS用携帯端末のCPUプログラムサイズの削減は,CPUの外付ROM・RAMが不要となり,端末の小型・低消費電力化に有効な手段である.従来,PHS用携帯端末のプロトコル(LAPDC)処理は,レイヤ3信号処理と同様,CPUによる処理で実現されていた.現在,PHS用携帯端末として必要となるプログラムサイズは約140Kbyteであり,この内LAPDC処理は約20kbyteである.そのため,128kbyteまでは内蔵ROM・RAMに搭載可能なCPUの場合,外付けのROM・RAMが必要となる.そこで,同期制御部,変復調部及びADPCM部と共にハードウェア化しCPUプログラムサイズの削減を図る.本篇では,PHS用ベースバンド処理1チップ化LSIのプロトコル処理部LSI(LAPDC LSI)の機能及び特性について報告する.
- 社団法人電子情報通信学会の論文
- 1994-09-26
著者
-
加藤 修三
パシフィック・コミュニケーションズ・リサーチ株式会社
-
川添 雄彦
NTT無線システム研究所
-
加藤 修三
NTT無線システム研究所
-
川添 雄彦
NTTワイヤレスシステム研究所
-
熊谷 智明
NTTワイヤレスシステム研究所
-
杉村 喜久
NTTワイヤレスシステム研究所
-
杉村 喜久
NTT無線システム研究所
-
熊谷 智明
NTT無線システム研究所
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