サブ100nm時代を担う高速・低電力SoC回路技術 : デザイントレードオフとの戦い
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概要
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回路設計は様々なデザイントレードオフの下で多くの設計パラメータを最適化する作業である。サブ100nm CMOS時代のSoC設計では、従来アナログ回路設計で必須であった基板雑音やクロストークなどが最適化すべき設計パラメータとなり、多くのデザイントレードオフの下で設計を進める必要がある。また、大規模で複雑な物理現象を伴うため、先の設計パラメータが設計時に十分な精度で予測できないこと、ホットキャリヤやアンテナ比などデバイス信頼性に関するレイアウト/回路設計制約条件の数が増していることからLSI設計コストは増大の一途を辿る。本稿では将来重要となるデザイントレードオフの中で高速、低電力回路に関するものに焦点を当て、その中のいくつかを紹介する。
- 社団法人電子情報通信学会の論文
- 2001-07-26
著者
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