ソフトエラー耐性を向上させた500MHz動作パイプラインバーストSRAM

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概要

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本報告では、0.25μm CMOSプロセスを用いた64Kx36のパイプラインバーストSRAMについて述べる。本SRAMは低コストの2層メタルプロセスを使って、500MHzを越える超高速動作を達成した。当社オリジナル技術であるT型ビット線構成を用いて内部を16Kx144と外部の4倍の多ビット構成として、SRAMアレイの速度を20%、動作電流を20%、チップサイズを8.5%削減した。この動作電流の削減により、低コストの標準パッケージであるTQFPを用いることができた。また、ソフトエラー対策として、4-Tr型SRAMメモリセルにシャロー・トリプル・ウェル構成を用い、DRAMで用いられるスタックト・キャパシタを付加した。これによりソフトエラーレイト(SER)を標準的なSRAMメモリセルに対して3.5桁改善させることができた。
社団法人電子情報通信学会の論文
1999-05-28

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